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        模擬電源和數字電源

        發布時間:2020-08-03 責任編輯:wenwei

        【導讀】為使高速模數轉換器發揮  性能,必須為其提供干凈的直流電源。高噪聲電源會導致信噪比(SNR)下降和/或ADC輸出中出現不良的雜散成分。本文將介紹有關ADC電源域和靈敏度的背景知識,并討論為高速ADC供電的基本原則。
            
        模擬電源和數字電源
          
        當今的大部分高速模數轉換器至少都有兩個電源域:模擬電源(AVDD)和數字與輸出驅動器電源(DRVDD)。一些轉換器還有一個附加模擬電源,通常應作為本文所討論的額外AVDD電源來處理。轉換器的模擬電源和數字電源是分離的,以防數字開關噪聲(特別是輸出驅動器產生的噪聲)干擾器件模擬端的模擬采樣和處理。根據采樣信號的不同,此數字輸出開關噪聲可能包含顯著的頻率成分,如果此噪聲返回器件的模擬或時鐘輸入端,或者通過電源返回芯片的模擬端,則噪聲和雜散性能會很容易受其影響而降低。
            
        對于大多數高速模數轉換器,建議將兩個獨立的電源分別用于AVDD和DRVDD。這兩個電源之間應有充分的隔離,防止DRVDD電源的任何數字開關噪聲到達轉換器的AVDD電源。AVDD和DRVDD電源常常采用各自的調節器,然而,如果在這兩個電源之間實現了充分的濾波,則采用一個調節器通常也能獲得足夠好的性能。
            
        ADC電源靈敏度——PSRR
            
        確定高速ADC對電源噪聲的靈敏度的一個方法,是將一個已知頻率施加于轉換器的電源軌,并測量轉換器輸出頻譜中出現的信號音,從而考察其電源抑制性能。輸入信號與輸出頻譜中出現的信號的相對功率即為轉換器在給定頻率下的電源抑制比(PSRR)。下圖顯示了典型高速ADC的PSRR與頻率的關系。此圖中數據的測量條件是將器件安裝于配有旁路電容的評估板上,這種方法能夠顯示典型應用中器件如何響應電源噪聲。注意在這種情況下,轉換器的PSRR在低頻時相對高得多,當頻率高于約10MHz時會顯著下降。
            
        利用此PSRR信息,設計人員可以確定為了防止噪聲損害轉換器的性能,電源所容許的紋波水平。例如,如果一個電源在500kHz時具有5mVp-p的紋波,則從下面的PSRR圖可知,轉換器在此頻率提供大約58dB的抑制。轉換器的滿量程為2Vp-p,因此原始5mV信號比輸入滿量程低52dB。此信號將進一步衰減58dB,從而比轉換器的滿量程功率低110dB。這樣,設計人員就能使用轉換器的PSRR數據來確定在給定頻率下轉換器電源的容許紋波。如果轉換器的電源在已知頻率具有紋波,例如來自上游開關轉換器,則可以利用該方法確定將此噪聲衰減至容許水平所需的額外濾波。
            
        上述分析假設給定電源上僅出現一個頻率。事實上,根據電源獲得方式的不同以及該電源供電對象的不同,電源上的噪聲可能具有額外頻率成分。如果是這種情況,設計人員必須確保為電源提供充分的濾波來衰減此噪聲。請注意,由于ADC輸入的寬帶特性,在其它奈奎斯特頻率區中,處在ADC輸入的目標頻帶之外的噪聲可能會進入目標頻帶。
            
        關于線性調節器的討論
            
        傳統上使用線性調節器來為轉換器的AVDD和DRVDD軌提供干凈的電源。低壓差線性調節器能夠出色地抑制約1MHz以下的低頻噪聲。典型LDO的控制環路帶寬不超過此頻率,因此更高頻率的噪聲會幾乎毫無衰減地通過調節器。對于此頻率以上的噪聲,必須在LDO之后通過額外濾波對其進行衰減,防止此噪聲到達ADC。通常,結合使用鐵氧體磁珠、大去耦電容和局部電源去耦,即足以衰減任何通過線性調節器的高頻噪聲。設計電源濾波器時必須注意,如果使用串聯感性元件,應確保上電和掉電時的感應電勢不會達到足以損壞轉換器的水平。
                
        模擬電源和數字電源
        圖1:典型ADC電源抑制比與頻率的關系
          
        此外,鑒于LDO的上游常常還會有一個開關轉換器,設計人員必須確保LDO和濾波器電路能夠充分抑制此開關轉換器的頻率。現代開關轉換器的開關頻率越來越高,可能高于典型LDO的環路帶寬。來自這些高頻開關轉換器的噪聲很容易通過LDO,必須利用下游濾波器對其進行衰減。
          
        雖然線性調節器能夠很好地為ADC提供干凈的電源,但效率不高是其主要缺點。根據提供給線性調節器輸入端的電壓的不同,LDO的效率可能非常低。提供一個略高于LDO壓差的電壓雖然可以提高效率,但這經常需要增加額外的電源級,導致電源設計的成本和復雜度隨之增加。
          
        關于開關調節器的討論
          
        傳統上,開關調節器不宜用于直接為ADC供電。然而,開關調節器技術已今非昔比,當與后置濾波、精心的設計和布局布線做法相結合,開關調節器可以用作許多高速模數轉換器的高效率電源解決方案。如圖2所示,開關調節器的效率可達95%,相比于LDO,系統功耗顯著降低。對于一個功耗為780mW的1.8V單電源ADC,如果使用開關調節器電源,整體系統功耗可降低640mW或更多。此外,開關電源設計消除了線性級這一熱源,PCB的總體熱量得以降低,因而對風扇和散熱器等額外冷卻措施的需求會減少。
         
        模擬電源和數字電源
        圖2:LDO為ADC供電,包括濾波
          
        不過,開關調節器確實會產生噪聲,必須通過精心的設計和布局布線予以控制。開關電源主要有兩類噪聲:開關紋波和高頻噪聲。對于恒頻開關調節器,開關紋波會在開關頻率及其倍數頻率產生能量。高頻噪聲由轉換器中的電壓和電流快速跳變而產生。1-5ns的典型上升時間可以在70-350MHz區間內產生能量。對這兩個噪聲源均必須進行充分濾波,以免其干擾轉換器的工作,降低轉換器的性能。這可能需要使用多級LC濾波器,以降低紋波并衰減噪聲。為保持直流調節能力,開關電源控制環路可以在輸出濾波器的兩級附近閉合。為保持穩定性,環路穿越頻率必須較低。ADC給電源帶來的負載特性基本上是一個與時鐘頻率成正比的直流負載。由于該負載是恒定的,開關調節器的瞬態響應相對不重要,因此低環路穿越頻率在這種情況下是可以接受的。對調節器進行外部補償可以更輕松實現這一目標。
          
        對輸出電源電壓上的噪聲進行充分濾波至關重要,但設計人員也必須盡量減小從電源所含磁性元件(電感)到與ADC時鐘或信號路徑相關的巴倫或變壓器之間的磁場或電場耦合。將電源電感放在PCB上的另一端并遠離關鍵的ADC時鐘和輸入相關電路,有助于減小這種耦合。
          
        電源去耦
          
        盡管高速ADC給電源帶來的總負載是穩定的,但需要電流以ADC采樣速率和此頻率的諧波快速跳變。由于和走線的電感會限制電源能夠迅速提供的電流量,因此ADC所需的高頻電流是由板電源去耦電容提供的。為高速ADC供電時,應同時采用大的電源去耦電容和局部(ADC引腳處)去耦電容。大去耦電容存儲電荷以對電源層和局部去耦電容充電,局部去耦電容則提供ADC所需的高頻電流。有效的去耦還能將高頻電源瞬變限制在距離產生瞬變的IC非常近的區域,從而使電路板上產生的電磁輻射()降至  。
          
        一般而言,應為每個ADC電源軌至少提供一個大去耦電容。這些電容應當是10uF至22uF范圍內的低ESR陶瓷或鉭電容。對于局部去耦,一般建議為每個電源引腳提供一個去耦電容。局部去耦電容應當是0.01uF至0.1uF范圍內的低ESR陶瓷電容,并且應盡可能靠近ADC電源引腳放置。這些電容應具有通向電源層的過孔,并且過孔應非常靠近ADC電源引腳。如果ADC是從PCB上緊密耦合的電源層獲得電源,則局部去耦也可以通過層與層之間的電容效應實現。如果這些層相對較大,并且間隔小于5密爾(mil),則層間電容可提供非常有效的去耦作用。層間電容與局部旁路電容共同提供ADC所需的高頻電流。
          
        接地
          
        ADC接地是電源方案的重要一環。當前許多ADC都采用LFCSP封裝,封裝底部有一個接地金屬塊。此金屬塊用于為器件散熱;在許多情況下,此接地金屬塊是器件  的接地連接。必須將此接地金屬塊焊接到上的接地焊盤,此焊盤有多個過孔通向接地層。
          
        ADC地上的噪聲也會影響其性能。當數字回路電流流經ADC所在區域時,通常會產生接地噪聲。設計人員應當采取措施,確保高噪聲地電流不會流經ADC附近。一般建議使用連續層,但為了隔離高噪聲地電流,可能需要使用非連續層。
          
        結論
          
        ADC的電源實現方案可能會對器件的性能產生重大影響。按照本文提出的指導原則進行設計,可以實現有效的ADC電源。尋找特定ADC的電源參考資料時,首先應查看該ADC的評估板。ADI公司的所有ADC都有附帶電源的評估板。研究評估板電源的結構以及它所采用的去耦和布局,是開展ADC電源設計的起點。
         
         
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